Neue Chip-Fertigungstechnik: Houston, wir haben ein Problem TSMC 3nm
Ein Grund für die schlechte Skalierung dürfte bei der Stabilität der Speicherzellen liegen: Werden sie zu klein, können sie ihre Ladung nicht mehr zuverlässig halten – Daten gehen folglich verloren.Sämtliche Caches in aktuellen CPUs, GPUs und anderen Beschleunigern bestehen aus SRAM. Die vergangenen Jahre zeigten einen Trend, dass Caches immer größer werden, um mehr Daten zur Fütterung der Rechenwerke lokal vorhalten zu können.
Das kommt Chipdesigner teuer zu stehen, denn die Wafer-Preise steigen mit jeder neuen Fertigungsgeneration; zum einen wegen der hohen Entwicklungskosten neuer Prozesse und zum anderen wegen der steigenden Fertigungskomplexität. Firmen nehmen die höheren Wafer-Preise für komplexere und effizientere Chips in Kauf. Ohne weitere SRAM-Flächenskalierung gerät die Abwägung jedoch aus dem Gleichgewicht.
Das Ganze betrifft nicht nur TSMC, sondern auch andere Chipfertiger wie Samsung und Intel. Bei TSMC fällt das Problem bloß deutlicher auf, weil insbesondere die 7-nm-Generation die SRAM-Zellen überdurchschnittlich stark schrumpfte. Viele Firmen wechselten von der 16/14-nm-Generation direkt auf N7, was eine Platzersparnis von mehr als 60 Prozent bei SRAM brachte.
Wikichip vergleicht ein hypothetisches Chipdesign mit 10 Milliarden Transistoren beginnend mit dem 16-nm-Prozess N16 und einem Cache-Anteil von 40 Prozent. Das gleiche Design hätte mit 5-nm-Strukturen nur noch einen Cache-Anteil von 22,5 Prozent, der beim Wechsel auf N3 wiederum auf 28,6 Prozent ansteigt.
Mit der neuen 3-nm-Fertigungsgeneration steigt der Flächenanteil von Cache verglichen mit Logik wieder.Multi-Chip-Designs gewinnen damit weiter an Gewicht, um die Produktionskosten im Zaum zu halten. Cache-Dies lassen sich günstig mit älteren Fertigungsprozessen herstellen und dann auf oder neben Compute-Chiplets setzen. Entsprechende Ansätze verfolgt AMD bereits
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